“TSMC 3나노 공정 어렵네…수율 문제에 로드맵 수정”

대만의 친(親) TSMC 매체 디지타임스 보도
톰스하드웨어 등 IT 외신들 잇따라 보도

TSMC 직원들이 대만 12팹에서 근무하는 모습/제공=TSMC

세계 최대 반도체 위탁생산(파운드리) 기업 대만 TSMC가 3나노미터(㎚, 10억분의 1m) 공정 수율 확보에 어려움을 겪고 있다는 보도가 나왔다.

22일 대만 전자전문매체 디지타임스 등은 “TSMC가 3나노 공정 수율 확보에 어려움을 겪으며 기존 기술 로드맵을 여러차례 수정했고, 3나노 수율 문제가 지속되면 고객사들이 5나노 공정 노드 사용을 연장할 수 있도록 했다”고 전했다.

다만 디지타임스는 “TSMC가 공식적으로 N3(3나노) 공정 지연을 인정한 적은 없다”고 했다. TSMC는 지난해 3나노 공정 ‘N3’ 양산을 발표했다. 최근에는 생산 비용을 낮춘 ‘N3E’ 공정을 공개했다.

TSMC가 3나노까지 기존의 핀펫 공정을 유지한 점이 ‘악수’였을 수 있다는 분석도 나왔다. IT 전문매체 톰스하드웨어는 “TSMC는 3나노에서도 핀펫 공정을 유지했는데 이번 보도를 통해 핀펫으로는 만족스러운 수율을 달성하기 매우 어렵다는 것을 알 수 있다”고 분석했다.

TSMC가 핀펫 공정을 유지했다면, 삼성전자 파운드리는 3나노 공정에 게이트올어라운드(GAA) 기술을 도입했다. ‘3나노 공정’에서 3나노는 웨이퍼에 그려넣는 회로의 선폭을 의미한다. 10억분의 1m 수준까지 회로 선폭이 미세해지면 전류의 흐름을 통제하기 어려워진다. 반도체는 전류가 흐르며 연산과 동작이 이뤄지는데, 이 때 원하는 동작 위해선 확실한 전류의 차단도 필요하다. 삼성전자가 3나노에 적용하는 GAA 기술은 전류가 통하는 문을 세 방향에서 모두 차단하는 방식이다. TSMC의 핀펫 공정은 기존에 쓰이던 기술로 상어 지느러미처럼 생긴 차단기로 전류를 막는다. TSMC와 삼성전자가 서로 다른 기술을 택한 것이다. 이 때문에 3나노 공정은 삼성전자와 TSMC의 첨단 파운드리 분야 승부처로 통한다.

톰슨하드웨어는 “TSMC의 3나노 공정 지속적인 수정에도 불구하고 수익률이 예상보다 낮은 상황”이라며 “3나노 제품군 문제로 일부 고객사가 신제품 로드맵을 변경도 검토 중”이라고 전했다. TSMC 3나노의 첫 고객은 애플, 인텔로 알려져있다. TSMC는 내년 1분기부터 애플 신제품에 3나노칩을 공급할 예정이었다.

한편 반도체 업계에서는 대만의 대표적인 IT 매체이자 친(親) TSMC 논조를 보여온 디지타임스가 TMSC 수율에 문제가 있다는 보도를 했다는 점에 주목했다. 디지타임스는 삼성전자 파운드리, 메모리사업부의 기술력을 깎아내리고 TSMC를 높게 평가하는 보도를 이어온 전례가 있기 때문이다.

실제로 디지타임스는 삼성전자 견제도 빼놓지 않았다. 매체는 TSMC뿐만 아니라 삼성전자 파운드리도 3나노 공정 수율 확보가 험난한 상황이라고 전했다. 삼성전자는 올해 상반기 중으로 3나노 1세대 공정 양산에 돌입한다고 밝힌 바 있다.