 |
| 왼쪽부터 한양대 ERICA 신소재·반도체공학전공 김우희 교수, KAIST 신소재공학과 강기범 교수, 공동 제1저자인 권용주·오지우 석박사통합과정생 |
한양대학교 ERICA 신소재·반도체공학전공 김우희 교수 연구팀이 KAIST 신소재공학과 강기범 교수 연구팀과 공동으로, 차세대 D램 커패시터에서 박막이 쌓이는 위치와 전극–유전체 계면 특성을 하나의 공정으로 동시에 제어하는 영역 선택적 원자층증착(AS-ALD) 기술을 개발했다고 밝혔다.
D램 커패시터는 미세화가 진행될수록 유전막 자체의 성능보다 전극과 유전체가 맞닿는 계면의 품질이 누설전류와 신뢰성을 좌우한다. 고유전율 소재인 지르코니아(ZrO2)를 질화티타늄(TiN) 전극 위에 증착하면, 공정 중 전극이 산화되면서 유전율이 낮은 계면층이 생겨 성능이 떨어진다. 이를 막기 위해 산화나이오븀(Nb2O5) 같은 극박막 계면층을 넣는 방법이 연구돼 왔지만, 계면층이 전극 주변의 질화실리콘(SiN) 절연 영역까지 함께 덮이면 이웃한 메모리 셀 사이로 전류가 새는 ‘셀 간 간섭’이 발생하는 문제가 있었다.
특히 TiN과 SiN은 표면 화학적 특성이 비슷해, 기존 방식으로는 두 영역을 구분해 한쪽에만 박막을 쌓기가 어려웠다.
연구팀은 표면 보호 물질인 트리메틸 오르토포메이트(TMOF)가 기판 소재의 표면에너지에 따라 서로 다르게 흡착되는 특성에 주목했다. 원자층증착 공정 중 TMOF를 짧게 주입하는 단계만 추가해, SiN 영역에서는 박막 성장을 억제하고 TiN 전극에만 Nb2O5를 선택적으로 형성하는 데 성공했다. TMOF는 공정 중 제거되는 일시적 보호 물질이어서 계면에 탄소 등 불순물을 남기지 않는다.
이 공정을 적용한 결과, SiN 위에서는 약 100사이클 동안 박막 성장이 지연됐고, 패턴 기판에서 TiN 영역의 나이오븀(Nb) 농도는 SiN 영역보다 약 5배 높게 나타났다.
전기적 특성도 크게 개선됐다. 선택적으로 형성한 약 2Å(옹스트롬, 1Å은 100억분의 1m) 두께의 Nb2O5 계면층이 전극 산화를 억제하면서, 유전율이 낮은 계면 산화층이 줄어 커패시터의 등가산화막두께(EOT)가 얇아졌다. 계면층이 EOT에 더하는 두께는 0.283nm에서 0.086nm로 약 70% 줄었고, 이에 따라 D램 동작전압(0.8V)에서 커패시턴스 밀도는 2.94μF/cm2에서 3.57μF/cm2로 약 21% 증가했다. 동시에 누설전류는 약 15분의 1 수준으로 줄고 절연파괴 전계는 4.48MV/cm에서 5.05MV/cm로 높아졌다. EOT를 줄이면 누설전류가 늘어나는 상충 관계를 함께 해결한 셈이다.
또 D램의 전극·절연 영역을 모사한 패턴 시험 구조에서, 비선택적으로 증착한 경우보다 인접 전극 간 누설전류를 약 25분의 1로 낮춰, 계면층을 넣지 않은 경우와 비슷한 수준의 전기적 분리를 유지했다.
김우희 교수는 “표면에너지 차이를 활용한 선택적 증착으로 계면 특성 개선과 인접 전극 간 전기적 분리를 하나의 공정에서 구현했다는 데 의미가 있다”며 “별도의 패터닝이나 식각 공정 없이 기존 원자층증착 공정에 단계 하나만 추가하면 돼, 고집적 D램 커패시터의 미세화 한계를 극복하는 핵심 공정 기술로 활용될 수 있을 것”이라고 말했다.
연구팀은 향후 이 기술을 D램뿐 아니라 로직 소자와 다양한 3차원 반도체 소자의 게이트·접촉 계면 등으로 확장하고, 여러 금속·산화물·질화물 표면에 적용할 수 있는 범용 선택적 증착 기술로 발전시킬 계획이다.
이번 연구는 한양대 ERICA 신소재·반도체공학전공 권용주·오지우 석박사통합과정생이 공동 제1저자로, 김우희 교수와 KAIST 강기범 교수가 공동 교신저자로 참여했으며, 두 교수가 함께 몸담고 있는 반도체 기술기업 TDS이노베이션(TDS Innovation)과 한국공학대학교, SK트리켐이 함께했다. 연구 결과는 재료과학 분야 국제학술지 ‘머티리얼즈 호라이즌스(Materials Horizons)’에 2026년 9월 16일 온라인 게재됐다.
이번 연구는 산업통상부 산업기술혁신사업과 과학기술정보통신부·한국연구재단의 지원으로 수행됐다.
